Про "negative effect on interrupt latency"

"Cortex-M3 processor-based microcontrollers have one interrupt vector entry and interrupt handler per interrupt source."

Я не понял фразу. Вернее ее вторую часть. Они имеют ввиду, что в одном хандлере надо обрабатывать все интеррапты, проверяя условия в программе?
Если так, то почему они не пишут, что так же сделано и в Микрочипе где скорость исполнения программы медленнее, а значит латенси больше? А в 18 вообще чудо. Там есть два вектора высокого и низкого приоритета. Высокого приоритета сохраняет статус в стеке, а низкого нет. Я один раз пару дней протрахался пока нашел почему у меня в программе чудеса происходят. Так низкому приоритету надо еще кое что ручками писать, чтобы сохранял статус.
Надеюсь они починили наконец баг в С компиляторе, когда запрашиваешь массив превышающий размер страницы, то компилятор по тихому дает тебе меньше или равно странице. Страничная панять у Микрочипа это вообще бич, равно как и ограниченный стек адресов возврата из подпрограмм/прерываний.

Я не спорю с тобой, что в более простых процессорах проще вызвать интерапт, однако уверен, что (почти) всегда можно найти решение проблемы при использовании АРМа.

Про Атмел спорить не буду. Они мне всегда нравились и каждый интерапт у них имеет свой вектор. Нет страничной организации и стек неограничен хардвером.